Полупроводниковая память ЭВМ
Аннотация: Рассматривается классификация схем памяти и даются основные понятия описания схем памяти.
Ключевые слова: запись, операции, регистровая память, поле, адресация, память, матрица, разрядность, байт, бит, адрес, регистр адреса, объём, контроль, ОЗУ, быстродействие, элементы управления, запоминающее устройство, микропроцессор, оперативное запоминающее устройство, шина, ПЗУ, CAS
Память ЭВМ - это её функциональная часть, предназначенная для записи, хранения и выдачи данных.
Определим ряд терминов.
Запоминающее устройство (ЗУ) - устройство, физически реализующее функцию памяти данных и программ.
Обращение к ЗУ - это запись или считывание.
Быстродействие ЗУ - определяется продолжительностью операции обра-щения к ЗУ. Время обращения при записи определяется как
 
где   - время поиска числа;
  - время стирания ранее записанной информации (при необходимости);
  - время записи нового числа.
Время обращения при считывании рассчитывается как
 
где   - время собственно чтения;
  - время восстановления считанных кодов (при необходимости).
ЗУ классифицируют:
1.    по месторасположению по отношению к вычислительному устройству:
o    внешние ЗУ;
o    внутренние ЗУ;
2.    по назначению:
o    сверхоперативные (СОЗУ) - имеют быстродействие, соизме-римое с быстродействием вычислительного устройства. Служат для хранения ре-зультатов его промежуточных операций. В микропроцессорах (МП) роль СОЗУ выполняет рассмотренная выше регистровая память - встроенные в кристалл МП регистры общего назначения (РОНы).
o    оперативные (ОЗУ) - энергозависимые ЗУ, служащие для пер-воначального сохранения вводимой информации. При потере питания информа-ция теряется;
o    постоянные (ПЗУ) - энергонезависимое ЗУ, служащее для хранения неизменной информации (управляющих программ и программ, отла-женных пользователем);
o    буферные (БЗУ) - предназначены для промежуточного хране-ния информации при её обмене между устройствами, работающими с разной ско-ростью. Эту роль выполняются регистровые схемы или ОЗУ малого объема;
o    внешние (ВЗУ) - служат для хранения большого объёма ин-формации на внешнем по отношению к вычислительному устройству носителе, как правило, магнитном;
3.    по физическим принципам действия:
o    магнитные;
o    полупроводниковые;
4.    по способу хранения информации:
o    статические;
o    динамические;
5.    по способу доступа к ячейке:
o    с последовательным доступом - когда осуществ-ляется последовательное обращение к ячейкам до тех пор, пока не произойдет об-ращение к нужной ячейке с заданным адресом. Примером может служить накопи-тель на магнитной ленте;
o    с циклическим доступом - когда из нужной ячей-ки информация считывается в определенные моменты, разделенные интервалом времени;
o    с произвольным доступом.
Для получения в ЭВМ одновременно большой информационной ёмкости и высокого быстродействия используется так называемыйиерархический принцип построения ЗУ (рис. 10.1), при котором логиче-ская организация потоков информации такова, что всё информационное поле ЭВМ или вычислительной системы представляется в виде внутреннего абстрактного виртуального ЗУ.Адресация его ячеек осуществляется посредством абстрактных математических адре-сов.
 

Рис. 10.1. Иерархический принцип построения ЗУ
Далее рассматривается полупроводниковая память произвольного доступа.
Информационная ёмкость (объём) памяти
Один разряд двоичного слова - 1 бит информации - сохраняется в элементарной ячейке памяти, называемой запоминающим элементом (ЗЭ). Для хранения информации, содержащейся в многоразрядном слове, необходима одно-мерная матрица памяти(рис. 10.2,а), в ко-торой разряды расставлены в соответствии со степенью числа 2. Разряд, соответствую-щий нулевой степени, называют младшим, максимальной - старшим. А для работы с большими массивами информации необходимы двумерные матрицы ЗЭ, имеющие задан-ную разрядность (ширину) и количество строк (длину). Так, на рис. 10.2,б показана матрица для хранения четырёх 8-разрядных чи-сел. Разрядность задают в битах или байтах (1 байт = 8 бит). Каждое число в память запи-сывается по определенному адресу, задаваемому опять-таки в двоичном коде. Так, на рис. 10.2,б, первое число (   ) имеет адрес  , следующее (   ) - адрес  , далее (   ) -   и последнее (   ) - адрес  . Таким образом, если n - разряд-ность адреса, то количество строк матрицы памяти будет равно  . Информационный объём памяти обычно зада-ют в более крупных, нежели байт, единицах - в кило-, мега- и гигабайтах:
 
 

Рис. 10.2. Информационный объём ЗУ: а - одномерная матрица для хранения одноразрядного числа; б - двумерная матрица на четыре 8-разрядных числа
Для организации матрицы памяти на кристалле каждой интегральной схемы ЗУ фор-мируются накопитель из ЗЭ и схемы обрамления.
Накопитель - это регулярная структура из отдельных ЗЭ.
Схемы обрамления - это совокупность схем, включающая в себя:
•    дешифраторы выбора адресов ЗЭ;
•    элементы управления режимами работы памяти (чтение, запись, хранение);
•    формирователи сигналов, обеспечивающие сопряжение накопителя с внешними схемами.
Способы организации накопителей
Словарная организация
При работе накопителя данной организации (рис. 10.3,а) активный сигнал приходит только на одну адресную ли-нию. При этом происходит доступ ко всем запоминающим элементам выбранной строки. Иными словами, все двоичное число записывается или считывается одновременно.
 

увеличить изображение
Рис. 10.3. Организация накопи-телей ЗУ: а - словарная; б - матричная.
Матричная организация
В данном типе накопителя (рис. 10.3,б) выбор ЗЭ происходит по двум адресным линиям. Одна линия условно называется линией выбора строки, а другая - линией выбора столбца. Активным становится тот запоминающий элемент в накопителе, у которого активны обе ад-ресные линии. Для работы с многоразрядными числами создаётся трехмерная матрица, на которую приходят те же линии адреса строки и столбца, но свои собственные разрядные линии. Для данного типа накопителя может быть использован ЗЭна биполяр-ных многоэмиттерных транзисторах: один эмиттер соединяется с разрядной линией, а два остальных - к адресным линиям строки и столбца.
Типы запоминающих элементов
Запоминающий элемент статического биполярного ОЗУ
Данный ЗЭ представляет собой триггер, построенный на двух биполярных транзисторах, базы которых соединены с коллекторами "крест накрест" (рис. 10.4,а). образуя положительную обратную связь. За уровень логического нуля принимается потенциал, близкий к потенциалу земли, а за уро-вень логической единицы - напряжение, близкое к + 5 В. К накопителю дан-ный ЗЭподключается адресной линией АЛ и разрядной линией РЛ (рис. 10.4,б).
 

Рис. 10.4. Запоминающий эле-мент статического биполярного ОЗУ: а - принципиальная схема; б - структурная схема подключения к линиям.
Доступ к ЗЭ обеспечивается подачей напряжения +5 В (уровень логиче-ской единицы) на АЛ. При этом возможны режимы:
1.    запись информации -
o    запись "0" - когда на разрядную ли-нию РЛ подаётся логический 0. При этом транзистор VT 1 открыт через верхний эмиттер, в точке "а" (рис. 10.4,а) будет низкий потенциал, отличающийся от потен-циала земли на величину падения напряжения на открытом транзисторе (порядка 0,4 В). Этот низкий потенциал поступает на базу VT 2 и за-крывает его. Таким образом, через VT 2 ток не протекает, падения напряжения на сопротивлении R 2 нет, поэтому в точке "б" схемы будет потенциал, практически равный + 5 В. Он пода-ется на базу транзистора VT 1 и подтверждает его откры-тое состояние. Триггер пришёл в устойчивое состояние: VT 1 открыт, VT 2 закрыт. Это состоя-ние принимается за нулевое ;
o    запись "1" - когда на разрядную линию РЛ подается логическая 1. Потенциалы обоих эмиттеров и коллектора транзистора VT 1 будут одинаковы и равны + 5 В. Поэтому VT 1 закрыт, ток через него не протека-ет, падения напряжения на сопротивлении R 1 нет. Следо-вательно, потенциал точки "а" будет практически равен + 5 В. Он пода-ется на базу VT 2 и открывает его. Из-за разности потен-циалов между + 5 В на коллекторе VT 2 и + 1,5 В на его верхнем эмиттере через открытый VT 2 протекает ток по цепи: + 5 В, сопротивление R 2, коллектор, база, верх-ний эмиттер VT2. Основная часть падения напряжения в этой цепи в силу малого сопротивления открытого транзистора VT 2 приходится на сопротивление R 2. Поэтому в точке "б" будет низкий потенциал. Он поступает на базу транзистора VT 1 и подтверждает его закрытое состояние. Таким образом триггер пришёл в другое устойчивое состояние: VT 1 закрыт, VT2 открыт. Оно прини-мается за единичное.
2.    считывание информации - когда на РЛ подается проме-жуточный потенциал + 1,5 В. Доступ к ЗЭ по-прежнему обеспечивается пода-чей на адресную линию логической 1. При этом возможны варианты:
o    чтение "0". Если ЗЭ нахо-дился в состоянии логического 0 ( VT 1 был открыт, а VT 2 закрыт) по РЛ потечёт больший ток, который преобразуется с помощью схем обрамления и на выход схемы подаётся как потенциал логического нуля;
o    чтение "1". Если же в предыдущий момент времени ЗЭ находился в состоянии логиче-ской 1 ( VT 2 был открыт, а VT 1 закрыт) по РЛ потечёт меньший ток, который преобразу-ется с помощью схем обрамления и на выход схемы подаётся как потенциал логи-ческой единицы.
3.    хранение информации - когда на   подаётся 0, а на РЛ уровень логической 1 независимо от пода-ваемого на информационный вход памяти уровня сигнала. При этом переключение триг-гера в новое состояние невозможно, поэтому ЗЭсохраняет ранее записанную информацию. Её сохранение происходит сколь угодно долго ("статично") при наличии электропитания в схеме. Отсюда и название данного типа ОЗУ - статическое.
При потере и восстановлении питания состояние каждого ЗЭ непредска-зуемо и определяется разбросом параметров транзисторов. Как правило, в управляющей программе предусматривается обнуление памяти.
Запоминающий элемент динамического ОЗУ на МОП-транзисторах
Основой данного ЗЭ является n МОП-транзистор VT 1 (рис. 10.5,а). Транзисто-ры VT 2 и VT 3 служат для обеспечения доступа к ЗЭ(его выбора) с помощью двух ли-ний адреса: либо адресной линии записи  , либо адресной линии считывания  (рис. 10.5.б). Уровни логических сигналов те же, что и в предыдущем случае.
 

Рис. 10.5. Запоминающий эле-мент динамического ОЗУ на МОП-транзисторах: а - принципиальная схема; б - структур-ная схема подключения к линиям.
Возможны следующие состояния схемы:
1.    запись информации обеспечивается по-дачей на адресную линию записи АЛзап логической единицы. При этом в транзисторе VT2 образуется n -канал ме-жду стоком и истоком [1 - 3]. Тогда потенциалы истока и стока VT 2 отличаются между собой на маленькую (порядка 0,2 В) величину падения напряжения открытого транзистора. В это же время на адресную линию считывания АЛсч должен подаваться сигнал логического нуля для изоляции VT 1 от разрядной линии считывания  . При этом возможны два случая:
o    запись "0" осуществляется подачей соответствующего, близкого к потенциалу земли, напряжения на разрядную ли-нию записи РЛ_{зап}. Иными словами, на затвор транзистора VT 1 подается потенциал земли, при этом потенциал на затворе и истоке транзистора VT 1 одинаков, конденсатор, обклад-ками которого служат затвор и подложка транзистора VT 1, не заряжен. Такое состояние схемы принимается за нулевое.
o    Запись "1" обеспечивается ком-бинацией сигналов:   и  . При этом VT 1 открыт, конденсатор С заряжен из-за разности потенциалов при-мерно 5 В между затвором и подложкой. Такое состояние схемы принимается за состояние логической единицы.
2.    Чтение информации обеспечивается подачей на адрес-ную линию чтения   логической единицы. В этом случае   -канал между стоком и истоком образуется в тран-зисторе VT 3. В это же время на адресную линию записи   должен подаваться сигнал логического нуля для изоля-ции VT 1 от разрядной линии записи  . Тогда в силу того, что потенциалы истока и стока тран-зистора VT 3 практически одинаковы, состояние на разрядной линии считывания  определяется состоянием схемы в предыдущий момент времени:
o    при чтении "0" конденсатор между затвором и подложкой VT 1 не заряжен. Поэтому по раз-рядной линии считывания протекает малый ток. При этом он преобразуется схе-мами обрамления в уровень логического нуля.
o    При чтении "1" конденсатор между за-твором и подложкой VT 1 разряжается через открытые VT 1 и VT 2. Больший ток разряда на линии   преобразуется схемами обрамле-ния в уровень логической единицы.
3.    Хранение информации обеспечивается комбинацией сигналов:  . При этом VT 2 и VT 3 закрыты, конденсатор между за-твором и подложкой VT 1 (в идеале) заряд не изменяет.
Поскольку в действительности токи утечки в VT 1 весьма су-щественны, для реальной работы данного ОЗУ нужно постоянно, через опре-деленные промежутки времени (в пределах 2 миллисекунд) подпитывать конденсатор на транзисторе VT 1, компенсируя утечку заряда. Этот процесс на-зывается регенерацией. Осуществляется он с помощью специальных схем, ко-торые могут быть и внешними, и внутренними для БИС ОЗУ. Поскольку лю-бая зависимость от времени в технической литературе носит название динамической, данное ОЗУ называется динамическим. Очевидно, что при потере электропитания информация теряется.
Запоминающий элемент ПЗУ
Основой данного ЗЭ является биполярный транзистор VT. База транзистора подключена к адресной линии АЛ, а эмиттер - к линии данных ЛД (рис. 10.6).
 

Рис. 10.6. Запоминающий эле-мент ПЗУ на биполярном транзисторе
Для выбора данного ЗЭ необходимо на базу транзистора подать уровень логической 1, тогда транзистор VT открыт и состояние на раз-рядной линии данных будет потенциал, близкий к + 5 В (отличающийся от него на вели-чину падения напряжения на открытом транзисторе), т.е. логическая 1. Для программи-руемого ПЗУ, запоминающий элемент которого показан на рис. 42, при со-хранении плавкой вставки П замыкается цепь "+ 5 В; открытый транзистор VT ; плавкая вставка П; ЛД, подключенная к потенциалу земли через сопротивление (на рис. 10.6 не показано и находится за пределами ЗЭ, см. лекцию 11)". Вследствие протекания тока по дан-ной цепи потенциал ЛД повышается почти до + 5 В, как было сказано выше. Если вставка расплавлена, ток по данной цепи не течет, на ЛД - потенциал земли, что соответ-ствует занесению в данный ЗЭ логического нуля.
Структурные схемы ЗУ
В общем случае структурные схемы определяют [4] основные функциональные части изделия, в нашем случае БИС ЗУ, их назначение и взаимосвязи и служат для общего ознакомления с рабо-той ЗУ. Именно структурные схемы БИС и приводятся в справочной литера-туре по интегральным схемам.
Статическое ОЗУ с матричным накопителем
Структурная схема приведена на рис. 10.7. Здесь DI (от англ. data input ) - линия входных данных; CS - (от англ. cheap select ) - вы-бор кристалла - сигнал, разрешающий работу БИС ОЗУ;   - (от англ. write - за-пись, read - чтение) - сигнал управления записью (нулевой уро-вень активен, что показано в виде инверсии сигнала) и чтением (единичный уровень); DO - (от англ. data output ) - линия выход-ных данных.
 

увеличить изображение
Рис. 10.7. Структурная схема статического ОЗУ с матричным накопителем
На основе двоичного кода адресной шины с помощью дешифраторов адресных линий X и Y формируются разрешающие сигна-лы по одной строке и одному столбцу накопителя, определяя адресованную ячейку. Устройство управления задает режимы работы ЗУ в соответствии с комбинацией сигналов   и  , что отображено в таблице истинности ЗУ и временной диаграмме его работы на рис. 10.8.
Выбор кристалла CS играет роль синхросигнала, определяю-щего начало записи или считывания информации. К моменту установления разрешающе-го уровня сигнала   должны быть сформированы тре-буемые значения остальных сигналов (код адреса на шине адреса (ША), управление записью и чтением и входные данные на шине данных (ШД) ). При хранении информации на DI и DO обычно устанавливается состояние высокого сопротивления, при котором эти линии от-ключены и от земли, и от источника питания.
 

увеличить изображение
Рис. 10.8. Таблица истинности и временная диаграмма работы статического ОЗУ с матричным накопителем
На рис. 10.9 приведены примеры функциональных обозначений БИС статических ОЗУ, выполненных по различным технологиям [6, с. 71 - 74], а в табл. 10.1 - их основные параметры. Здесь КМОП - комплементарная технология на МОП-транзисторах [7, 8, 9, 3], И2Л - интегральная инжекционная логика [7, 8].
 

увеличить изображение
Рис. 10.9. Функциональные обозначения статиче-ских ОЗУ
Таблица 10.1. Параметры статических полупроводниковых ОЗУ
Обозначение БИС    Технология изготовления    Информационная емкость, бит    Время выборки, нс
КР188РУ2А    КМОП    256x1    500
132РУ1    n МОП    1024x1    400
КР541РУ1    И2Л    4Кx1    120
КР185РУ5    ТТЛ    1Кx1    330
Динамическое ОЗУ с матричным накопителем
Структурная схема приведена на рис. 10.10. Здесь   - сигнал выбора строки;   - сигнал выбора столбца;   - сигнал управления записью/чтением;   - разрядность строки накопителя запоминающих элементов;   - разрядность столбца накопителя ;   - количество адресных линий строк;   - количество адресных линий столбцов. Адрес числа на ША задается (   )-разрядным двоичным числом, сохра-няемым в регистре адреса.
 

увеличить изображение
Рис. 10.10. Структурная схема динамического ОЗУ с матричным накопителем
При   адрес   -разрядный адрес строки фиксируется в регистре адреса. При этом дешифратор адресных линий   выбирает одну из   строк накопителя. При последующей подаче  , как показано на временной диаграммерис. 10.11, производится регенерация строки путем передачи информации из всех ЗЭ адресованной строки в  двунаправленных усилителей с последующей записью в те же ЗЭ. Таким образом, формируя на адресной шине последовательность адресов строк, можно за   тактов обеспечить полную регенерацию всего объема памяти. Это время не должно превышать 2 миллисекунды, за которое происходит полный разряд конденсатора - основы ЗЭ динамического ОЗУ.
 

увеличить изображение
Рис. 10.11. Таблица истинности и временная диаграмма работы динамического ОЗУ с матричным накопителем
Для чтения или записи нужно после адреса строки подать   -разрядный код адреса столбца. При активном сигнале выбора столбца   дешифратор адресных линий   обеспечит выбор одного из   двунаправленных усилителей. При   будет производиться запись, а при   - чтение из одного выбранного ЗЭ строки. В табл. 10.2 приведены основные параметры БИС динамических ОЗУ, выполненных по различным технологиям [6, с. 71 - 74], а на рис. 10.12 - примеры их функциональных обозначений.
Таблица 10.2. Параметры динамических полупроводниковых ОЗУ
Обозначение БИС    Технология изготовления    Информационная емкость, бит    Время выборки, нс
КР507РУ1    p МОП    1Кx1    400
565РУ1А    n МОП    4Кx1    200
 

Рис. 10.12. Функциональные обозначения динамических ОЗУ
Ключевые термины
Бит - элементарный информационный объём, соответствующий одному разряду двоичного числа.
Быстродействие ЗУ - определяется продолжительностью операции обращения к ЗУ.
Запоминающее устройство (ЗУ) - устройство, физически реализующее функцию памяти данных и программ.
Запоминающий элемент (ЗЭ) - часть памяти, предназначенная для сохранения одного бита информации.
Информационный объём памяти - количество бит (байт) информации, которое можно разместить в памяти.
М икропроцессор (МП) - цифровое устройство, предназначенное для выполнения арифметических и логических операций и осуществляющее контроль за работой всей ЭВМ.
Накопитель - это регулярная структура из отдельных запоминающих элементов.
Обращение к ЗУ - это запись или считывание.
Оперативное запоминающее устройство (ОЗУ) - энергозависимое ЗУ, служащее для первоначального (временного) сохранения вводимой информации.
Память ЭВМ - это её функциональная часть, предназначенная для записи, хранения и выдачи данных.
Постоянное запоминающее устройства (ПЗУ) - энергонезависимое ЗУ, служащее для хранения неизменной информации (управляющих программ и программ, отлаженных пользователем).
Регенерация - процесс обновления путём перезаписывания информации в динамическом ОЗУ, осуществляемый с периодичностью порядка 2 миллисекунды.
Р егистры общего назначения (РОНы) - встроенная в кристалл микропроцессора регистровая память.
Сверхоперативные запоминающие устройства (СОЗУ) - имеют быстродействие, соизмеримое с быстродействием вычислительного устройства, служат для хранения результатов его промежуточных операций.
Схемы обрамления - это совокупность схем, включающая в себя дешифраторы выбора адресов ЗЭ, элементы управлениярежимами работы памяти (чтение, запись, хранение) и формирователи сигналов, обеспечивающие сопряжение накопителя с внешними схемами.
Шина адреса (ША) - совокупность адресных линий, подающих код адреса ячеек памяти или внешних устройств.
Шина данных (ШД) - совокупность информационных линий, по которым происходит передача разрядов кода двоичного числа.
Принятые сокращения
ЗУ - запоминающее устройство.
ЗЭ - запоминающий элемент.
МП - микропроцессор.
ОЗУ - оперативное запоминающее устройство.
ПЗУ - постоянное запоминающее устройство.
РОНы - регистры общего назначения.
СОЗУ - сверхоперативное запоминающее устройство.
ША - шина адреса.
ШД - шина данных.
Краткие итоги
Для хранения информации в ЭВМ предназначен специальный блок, называемый памятью. В зависимости от назначения и исполнения различают различные типы памяти. Основой памяти служит запоминающий элемент. В нём сохраняется самый маленький информационный объём - 1 бит информации, соответствующий одному разряду двоичного числа. Совокупность упорядоченных определённым образом запоминающих элементов представляет собой накопитель. Вместе с обслуживающими его схемами обрамления он реализуется на отдельном кристалле полупроводника в виде ИМС памяти. В зависимости от количества адресных линий (   ) можно осуществлять обращение к   числам, разрядность которых определяется структурой накопителя. Различают ПЗУ, предназначенные только для хранения информации, и ОЗУ, в которых информацию можно и записывать, и считывать.
Набор для практики
Вопросы для самопроверки
1.    Что такое память ЭВМ?
2.    Перечислите критерии классификации памяти ЭВМ.
3.    Что такое быстродействие памяти?
4.    Как рассчитать время обращения к памяти?
5.    Что такое РОНы?
6.    Чем отличаются ПЗУ и ОЗУ?
7.    Сколько уровней можно выделить в иерархии памяти ЭВМ?
8.    Какова единица измерения информационного объёма памяти ЭВМ?
9.    Каково назначение накопителя в схеме памяти?
10.    Что входит в схемы обрамления в схеме памяти?
11.    Перечислите способы организации накопителей.
12.    Перечислите режимы работы ОЗУ.
13.    Перечислите режимы работы ПЗУ.
14.    Зачем нужна плавкая вставка в запоминающем элементе ПЗУ?
15.    Каково назначение сигнала CS?
16.    Каково назначение сигнала WR?
17.    Каково назначение сигнала RD?
18.    Какой тип памяти обозначается ROM?
19.    Какой тип памяти обозначается RAM?
20.    Каково назначение сигналов CAS и RAS в динамическом ОЗУ?